在人工智能重塑电子设计自动化（EDA）领域的浪潮中，Cognichip于9月正式推出专为半导体工程打造的专有AI模型“人工芯片智能”（ACI）。该模型基于涵盖半导体物理与芯片设计原理的行业最大训练数据集构建，旨在通过自动化工作流大幅提升芯片前端设计效率。
自学习飞轮：从规格到RTL的自动化闭环
ACI Enterprise是Cognichip的可部署平台，它将专用AI模型与代理工作流、项目记忆及推理基础设施相结合，形成一种“自学习飞轮”。该系统能够分析设计规格，探索微架构选项，自动生成寄存器传输级（RTL）代码，执行功能验证并优化功耗、性能和面积（PPA）指标。
Cognichip首席产品官Stelios Diamantidis透露，其训练数据集包含超过1000万个样本，部分来自直接设计，部分通过合成技术生成。为捕捉这些数据特征，公司开发了全新的模型架构与训练流水线。在这一体系中，架构、微架构与RTL等各抽象层保持对齐，任何层级的修改都会自动同步至其他层级，使工程师能从繁琐的逻辑实现中解脱，专注于产品需求与高层架构决策。
据公司介绍，ACI已参与包括瑞萨电子（Renesas）和SiTime在内的40多个客户合作项目，涵盖微控制器、RISC-V CPU及AI加速器等多种芯片类型。在一项与某领先无晶圆厂半导体公司的评估中，ACI仅用10天和1名工程师，便完成了基于55页微架构规格书的RTL开发、中间件集成及功能验证闭环，UVM覆盖率超过90%。相比之下，传统方法需要一个完整的前端设计团队耗时约20周。
需注意的是，该案例基于详细的既定规格书，且效率提升主要体现于前端工程阶段，未包含物理实现、流片及制造等环节。
前置预测：以10%误差规避昂贵迭代
尽管ACI能高效生成RTL并优化PPA，但其并不直接执行物理实现（如布局布线），这部分工作仍依赖Cadence、Synopsys等传统EDA工具。传统流程中，前端设计与后端物理实现之间常因互连延迟、拥塞等物理效应产生偏差，导致设计反复迭代，耗费数周甚至数月。
Cognichip的核心策略是通过AI预测来减少此类后端反馈循环。得益于在具备完整物理堆栈可见性的数据上训练，ACI能在前端设计阶段预测PPA特性及其对物理实现的潜在影响。Diamantidis表示，模型可实时告知设计师架构权衡对下游寄生参数和拥塞的影响，例如建议合并FIFO以牺牲少量频率换取功耗降低。
在针对1200个开源设计的评估中，Cognichip模型的PPA预测误差约为10%，显著优于Anthropic Claude Opus和Google Gemini等通用大模型50%-100%的误差率。不过，这一准确率仅针对预路由阶段，最终布线后的实际表现仍受物理效应影响。此外，公司尚未披露模型在不同晶圆厂节点上的具体适应性细节。
复杂SoC与第三方IP的集成挑战
对于包含数百万逻辑门的复杂系统级芯片（SoC），ACI支持分层优化，可将系统级约束分解至各模块，并在集成时重新聚合。Diamantidis强调，决定处理效果的关键在于分区复杂性而非整体规模。然而，独立优化的IP块在集成后是否仍能保持帕累托最优，仍需在大规模实践中验证。
在第三方IP集成方面，ACI无需访问专有IP的内部RTL代码，仅依据接口规格即可完成连接逻辑生成。公司承诺，平台在防火墙数据中心内运行，确保客户IP不进入第三方AI训练管道，并通过SOC 2 Type II安全认证。但这并不免除用户遵守第三方IP提供商的许可限制。
总体而言，Cognichip试图通过前端自动化与高精度预测，改变传统芯片开发中前后端频繁返工的痛点。虽然其技术能显著降低定制硅的开发门槛与成本，尤其在初创企业中具有吸引力，但其能否真正消除物理实现阶段的反馈循环，以及预测精度在极端复杂场景下的稳定性，仍有待更多量产案例的检验。