在AI热潮推动下，电子设计自动化（EDA）领域的AI辅助工作流成为焦点。Cognichip推出专为半导体工程打造的专有AI模型——人工智能芯片智能（ACI），并部署了涵盖半导体物理与芯片设计原理的“业界最大训练数据集”。
ACI Enterprise是Cognichip的可部署平台，融合专用模型、代理工作流、项目记忆及推理计算基础设施。公司将其定义为一种“自学习飞轮”，通过整合规格说明、寄存器传输级（RTL）代码和验证结果，构建满足功耗、性能和面积（PPA）帕累托极限目标的设计环境。Cognichip首席产品官Stelios Diamantidis表示，数据集已包含超一千万个训练样本，涵盖自主设计及合成生成内容。
自学习飞轮：从规格到RTL的自动化
ACI能够分析规格、探索微架构、生成RTL、验证设计、修复功能问题并优化PPA，甚至集成现有IP模块或生成FPGA方案。该系统旨在让工程师专注于产品需求与架构决策，由系统处理逻辑实现与验证。
Diamantidis指出，系统具备自我验证能力，无需设计师兼任验证引擎。作为自学习飞轮，ACI支持回溯修改早期架构决策，微架构变化会自动映射至RTL，反之亦然，避免从头开发。
目前，Cognichip已参与超40个客户项目，涉及瑞萨电子（Renesas）和SiTime等，覆盖微控制器、加密引擎、网络处理器、RISC-V CPU及AI加速器等领域。
在一项针对某领先无晶圆厂半导体公司的评估中，ACI基于55页微架构规格书，从零开发RTL并集成中间件，生成SystemVerilog测试台，实现超90% UVM覆盖率的功能验证闭环。全过程仅耗时10天且仅需一名工程师，而传统方法需要一个完整前端设计团队约20周。
需注意，该案例基于详细规格书，并非从零开始；且加速效果仅限前端工程，未包含物理实现、流片及制造等环节。
预测物理后果，但非物理实现
ACI不涉及物理实现，布局布线、时钟树综合及签核仍需依赖Cadence、Synopsys和西门子EDA等传统工具。Diamantidis强调，符合预估PPA的架构在物理实现后可能因互连延迟等因素无法达标，导致昂贵迭代。
为此，Cognichip利用内部开发的半导体设计数据训练模型，使其在前端阶段即可预测PPA特性。评测显示，相比Anthropic Claude Opus和Google Gemini等通用模型50%-100%的误差，ACI将预路由阶段的物理实现预测误差降至约10%。但这并非最终布后特性，实际寄生参数仍可能影响时序与功耗。
复杂SoC与第三方IP集成
针对数百万逻辑门的子系统组合成复杂SoC时的互连与时钟约束，ACI支持扁平化和层次化优化，从顶层驱动约束分解并在集成时重新聚合。公司并未声称ACI可独立开发单片式处理器，而是配合IP块和子系统使用，由工程师集成至更大芯片。
在第三方IP集成方面，ACI仅需接口规范即可处理集成逻辑，无需访问专有RTL。平台通过SOC 2 Type II认证，在企业防火墙内保护客户IP，但仍受限于第三方IP提供商的许可协议。
价值与局限
ACI通过自动化前端劳动密集型任务，有望降低定制硅片门槛，尤其利好资源有限的初创公司。然而，该技术尚未展示自主开发经物理验证的完整芯片能力。其核心价值取决于PPA预测准确性及消除工程反馈循环的能力，在复杂SoC中的实际成效仍有待观察。