Quantinuum实现12倍纠错抑制，创全球最低逻辑错误率纪录

Quantinuum宣布，其Helios离子阱量子计算机成功实现低于阈值的颜色码操作。随着编码距离逐步增加，逻辑错误率降低了12倍。这一成果已通过桑迪亚国家实验室独立验证，证实该架构的扩展版本可在物理可行的量子比特数量下达到容错性能。

在测试的最高编码距离（距离7，每个逻辑量子比特需73个物理量子比特）下，逻辑错误率降至每百万次操作5次错误（5 × 10⁻⁶/循环）。该指标在已向企业客户开放的商用量子处理器上实现，是目前全球所有量子硬件平台中公布的最低逻辑错误率。

这一结果填补了此前关于Quantinuum技术路线的争议空白，证明其2029年Apollo容错路线图并非仅是企业愿景，而是建立在经测量和独立验证的工程基础之上。桑迪亚国家实验室量子性能实验室联合主任Robin Blume-Kohout指出，从Helios扩展的系统可在“可行规模”（少于100万个物理量子比特）下达到容错计算所需的可靠性，这将极大改善量子计算的实际前景。

量子纠错的“阈值”突破

理解12倍抑制因子的重要性，需先明确“低于阈值”的含义。量子比特易受热噪声、电磁干扰及测量行为破坏。量子纠错（QEC）通过将单个“逻辑量子比特”编码在多个物理量子比特上，分散信息以检测并纠正错误。

QEC的核心是阈值定理：若底层物理错误率低于特定代码阈值，增加物理量子比特数量可指数级抑制逻辑错误率。低于阈值时，更多量子比特意味着更高可靠性；反之则错误更多。因此，证明“低于阈值”操作是定性里程碑。该原理由Knill、Laflamme和Zurek于1998年确立。

抑制因子Λ（lambda）量化系统低于阈值的程度。Quantinuum论文显示，每一步Λ = 12（−2/+3），即编码距离每提升一步，逻辑错误率约降低12倍。这正是Blume-Kohout认为可行规模容错计算合理的关键依据。

双代码战略：颜色码与Helix

这是Quantinuum在不到六周内取得的第二个世界纪录，两项结果揭示了其广泛战略。2026年9月8日，Quantinuum宣布在相同Helios硬件上验证了专有[[20, 2, 6]] C₄-Helix代码，创下每个逻辑量子比特每循环4.6 × 10⁻⁵的逻辑错误率纪录。Helix每个逻辑量子比特仅用10个物理量子比特，硬件效率极高。

相比之下，颜色码使用更多物理资源：距离3、5和7分别需13、37和73个物理量子比特。这种权衡换来了准确性——颜色码逻辑错误率比Helix低约十倍。两种代码均在同一商用系统上展示了低于阈值的行为。

这种灵活性具有架构意义。离子阱系统可在横向方式上实现颜色码的Clifford门，无需辅助开销即可在逻辑量子比特上执行整个Clifford群。这是离子阱全连接的结构特征，无法转移到具有固定布线的超导架构中。

12倍抑制因子重构Apollo算力数学

抑制因子直接决定Apollo所需的物理量子比特数量。阈值定理预测逻辑错误率随 p_L ∝ (p / p_th)^((d+1)/2) 缩放，其中Λ = p_th / p。当Λ = 12时，每额外增加一个编码距离步骤，改善率大致平方。从d=5到d=7，错误率从3.8 × 10⁻⁵降至5 × 10⁻⁶，约7.6倍，与测量抑制一致。

作为对比，Google Quantum AI的Willow超导处理器在2025年《自然》论文中展示的颜色码抑制因子仅为1.56。Quantinuum的Λ = 12代表在该代码家族上更强的每距离步骤抑制。

这意味着达到实用量子算法所需的逻辑错误率（约每门10⁻¹⁰）需要更少的编码距离步骤，从而减少每个逻辑量子比特所需的物理量子比特数量。Blume-Kohout评估认为，基于此抑制曲线，亚百万量子比特规模的容错计算依然可行。

误差预算显示，双量子比特门错误占逻辑错误率的43%，内存和传输错误占36%，中间电路测量串扰占13%。泄漏贡献总计为41%。Helios-1实施的硬件级泄漏反泵方案，在不增加电路运行时的情况下，实现了每循环6.5倍的泄漏抑制。未来进一步减少双量子比特门错误，将直接推高抑制因子。

Helios架构与实时解码

Helios系统于2025年11月公布，并在2026年由Ransford等人发表的《自然》论文中经过同行评审。该系统使用98个物理量子比特，采用量子电荷耦合器件（QCCD）架构，通过可旋转存储环在八个相互作用区域间物理穿梭钡-137离子。

这种穿梭能力对颜色码至关重要。三角形颜色码的SWAP超密集综合征提取电路需在三轮循环中按特定顺序重排离子。Helios的全离子连接性通过软件层面的量子比特重标签实现SWAP操作，将综合征提取深度减少了一步。

在激活硬件级泄漏反泵的情况下，Helios平均双量子比特门不可靠性约为8.4 × 10⁻⁴。这一物理错误率结合全连接性和SWAP超密集电路，使得Λ = 12抑制成为可能。

论文还证明实时解码在此规模下可行。三种流式解码器架构——WebAssembly实现的Frontier、卷积神经网络（CNN）和轮令牌Transformer（RTT）——在实验数据上测试。CNN和RTT在NVIDIA H100 GPU上实现了每轮亚毫秒延迟，远低于实时操作所需速率，清除了将纠错限制在离线后处理的瓶颈。

迈向通用容错量子计算

颜色码结果涵盖了通用容错量子计算所需三个组件中的两个：逻辑内存和Clifford门，均在低于阈值状态下演示。第三个组件——低于阈值的魔法态制备——尚未在此实验中演示，但被Quantinuum描述为“自然的下一步”。

完成堆栈需通过魔法态注入在T门teleportation期间对综合征进行实时解码。神经网络解码器延迟结果表明这在当前硬件上可实现，尽管尚未端到端实验演示。

这一成果正值IBM、Google和Microsoft各自追求2029年容错里程碑之际。IBM的Starling系统目标在2029年前实现200个逻辑量子比特，承诺投入超100亿美元；Google Willow此前保持颜色码性能领先；Microsoft则追求拓扑量子比特。Quantinuum的优势在于，Helix和颜色码结果均在已部署给企业客户并作为Oracle云服务提供的Helios商用系统上演示。

Quantinuum首席执行官Rajeeb Hazra博士表示：“我们证明了拥有实现通用容错所需的纠错架构和离子阱技术。我们在同一商用硬件上迅速将错误率降低了十倍，展示了架构灵活性。我们已跨越精度指数级改进所需的阈值，加强了Apollo之路。”

Sol、Apollo及后续路径

今天的颜色码结果直接验证了通往Apollo的路径。Apollo是Quantinuum计划的第五代量子计算机，目标2029年建成通用、完全容错系统，能在数百个逻辑量子比特上运行包含数百万门的电路。

介于Helios和Apollo之间的是Sol，预计拥有约192个物理量子比特，采用2D QCCD网格架构，速度约为Helios两倍。Sol陷阱芯片已在Honeywell设施完成制造并返回验证，无致命缺陷。从Helios到Apollo的路径现在有了可测量的抑制曲线（Λ = 12）、外部确认的亚百万量子比特可行性以及已在当前硬件运行的实时解码架构作为基础。