周三上午，韩国两大存储巨头三星电子和SK海力士在SEDEX 2026展会上正面交锋，通过展示截然不同的HBM4原型产品，揭示了下一代人工智能内存芯片的技术路线分歧。作为第28届韩国半导体行业协会（KSIA）年度盛会，本届展会规模创历史新高，吸引300家公司参展，设立888个展位，较上年增加约70家公司和230个展位。
工程路线分歧：速度优先 vs 容量至上
展台上的竞争映射出双方对AI基础设施未来走向的不同判断。三星的HBM4基于第六代1c DRAM工艺（10纳米级节点），堆叠12层芯片；SK海力士则采用更成熟的第五代1b DRAM工艺（12纳米级节点），但通过堆叠16层芯片以提供更大容量。
HBM通过硅通孔（TSV）垂直堆叠DRAM芯片，并利用热压缩键合（TCB）工艺粘合。三星凭借1c工艺获得速度优势，其芯片每引脚传输速率稳定在11.7 Gbps，优化后可达13 Gbps，12层堆叠总带宽达2.8 TB/s。三星还将4nm逻辑工艺应用于基础芯片，引入尖端逻辑工程。三星电子内存开发负责人黄相俊表示，公司大胆采用最先进的1c DRAM和4nm逻辑工艺，而非沿用常规成熟设计。
SK海力士并未急于追赶1c工艺，而是选择增加堆叠层数。其展示的16层HBM4模型容量达48GB，高于三星12层堆叠的36GB。SK海力士将此定位为战略选择，强调其HBM4无论基于何种工艺均能满足性能要求，间接反驳了三星的性能宣传。
架构之争：训练带宽与推理容量的博弈
双方的技术押注对应着不同的AI工作负载场景。AI训练极度消耗带宽，GPU需并行移动大量模型权重，三星的高带宽方案在此场景下更具优势。然而，随着AI推理成为资金流向重点，瓶颈转向容量。大型语言模型在处理长上下文时需存储庞大的“键值缓存”（KV Cache），推理集群往往先耗尽HBM容量而非带宽，导致数据溢出至低速存储层级。
SK海力士总裁安贤在开幕演讲中指出，到2030年AI基础设施需扩展约20倍，KV缓存溢出将成为核心瓶颈。16层、48GB的堆叠为推理集群提供了更大的缓冲空间。SK海力士押注容量将成为决定性标准，而三星则坚持速度优势。受限于JEDEC规定的775微米高度限制及良率风险，目前两者难以兼得。
供应链瓶颈：韩美半导体的关键角色
HBM制造离不开热压缩键合设备，韩美半导体在该市场占据主导地位。其TC Bonder机器精度直接支持了SK海力士的高层数堆叠策略。今年6月，SK海力士签署价值442亿韩元（约合3300万美元）的合同，向韩美订购定制化的TC Bonder 4.5 Griffin单元。韩美还在展会上展示了旨在处理更大尺寸芯片的Wide TC Bonder原型机，这将是HBM4E之后世代的关键使能工具。
SK海力士的三层内存愿景与HBF提案
安贤阐述了AI内存架构的未来三层演进：第一层为嵌入客户特定逻辑层的“定制HBM”；第二层为3D堆叠DRAM，将内存直接置于GPU顶部以降低延迟；第三层则是高带宽闪存（HBF）。
HBF是基于NAND的内存层级提案，采用与HBM兼容的封装形式。虽然其带宽约为HBM4的一半，但容量高出十倍以上，且成本显著更低，旨在解决推理集群的KV缓存溢出问题。SK海力士宣布，计划于2027年1月最终确定HBF技术标准。展会上，一块印有英伟达CEO黄仁勋签名的HBM晶圆格外引人注目，确认了三大制造商均已通过HBM4资格认证并进入量产。
三星的反驳：垂直整合与系统级优势
三星DS部门首席技术官宋载赫强调，三星是全球唯一涵盖DRAM、逻辑芯片、图像传感器和封装的公司。这种垂直整合能力使其能在自家4nm代工流程上构建HBM4基础芯片，协同优化内存与逻辑层，而SK海力士则将逻辑基础芯片外包给台积电。
三星展示了LPDDR-PIM（存内处理低功耗内存）、zHBM（直接堆叠在处理器顶部的未来架构）以及2.3D Cube-E和3D Cube-H先进封装平台。此外，三星还展示了HBM4E原型，并确认了从1c HBM4到HBM4E再到混合键合内存的路线图。
市场背景与展会展望
三星和SK海力士均已被选为英伟达Vera Rubin AI加速器平台的HBM4供应商。Counterpoint Research数据显示，SK海力士目前约占全球HBM市场份额的62%，预计随着HBM4产能爬坡，三星份额将在2026年至2027年间扩大至30%以上。上游设备商ASML报告2026年第三季度净销售额达117亿欧元（约合131亿美元），印证了行业强劲的资本支出意愿。
SEDEX 2026活动持续至10月16日。周四将召开JEDEC AI内存论坛，讨论HBM标准更新及HBF预取标准时间表；周五将举行关于人形机器人半导体需求的全天会议。展会期间还设有半导体人才招聘博览会及产学研交流会。